FPGA/CPLD设计无复位输入，内部寄存器初值是怎样的？

yl5495 · 发表于 2011-1-11 08:48:50

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最近一款设计，FPGA/CPLD无输入复位pin，那么一上电后，有人说内部寄存器是默认值为零

但本人一直没有得到权威资料证实，请大家帮忙，谢谢！

cuichenhust · 发表于 2011-1-11 08:55:44

回复 1# yl5495

reg xxx = 0;

在你声明寄存器的地方

至于默认值，我记得altera芯片上电是零，在altera官网上下“推荐代码风格”，上面有

yl5495 · 发表于 2011-1-11 08:58:42

回复 2# cuichenhust

verilog 可以声明寄存器时定义初值吗？VHDL有这个功能，verilog我还从来没这么用过！

非常感谢您的及时帮助！

gaurson · 发表于 2011-1-11 12:41:26

从语言上是不可能做到没有复位就赋初值的，你说的设置应该是工具针对芯片内部进行的处理。如果按一般来说，初始状态都是未知的。

dragon0301 · 发表于 2011-1-11 13:53:54

回复 1# yl5495

自己写逻辑做一个RST

yl5495 · 发表于 2011-1-11 14:37:30

回复 5# dragon0301

您说的可以做，别的项目我做过，但上电后寄存器初值问题我一直想搞明白.

jackertja · 发表于 2011-1-11 14:40:11

回复 6# yl5495

做一堆有复位的FF去采一堆无复位的FF，输出到管脚，你就知道了。

dragon0301 · 发表于 2011-1-12 10:31:01

回复 6# yl5495

上电后是不定态。在项目里面，很少见没有复位的。

lyphoon · 发表于 2011-1-20 04:43:41

thanks

shaweikang1984 · 发表于 2011-1-20 20:15:53

xilinx是有约束去确保初值的
默认初值是0

[求助] FPGA/CPLD设计无复位输入，内部寄存器初值是怎样的？