请教几个warning该如何解决？

melinda

请教 一下下面的警告：非常感谢！
1.Warning (10272): Verilog HDL Case Statement warning at usb.v(86): case item expression covers a value already covered by a previous case item

2.Warning (10235): Verilog HDL Always Construct warning at usb.v(72): variable "readMem" is read inside the Always Construct but isn't in the Always Construct's Event Control

3.Warning: Using design file fifo1.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project（fifo1是文中的一相FIFO模块，fifo1.v应该是自动产生的）

4.Warning: The following nodes have both tri-state and non-tri-state drivers
Warning: TRI or OPNDRN buffers permanently enabled
Warning: Following 16 pins have no output enable or a GND or VCC output enable - later changes to this connectivity may change fitting results（这三个都是关于FD［15：0］，这个数据线reg型，inout型。）

melinda

哪些是不用理会的呢？哪些是必须要解决的呢？
还有，看到有人说关于
Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled
措施:将setting中的timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency中的on改成OFF
但我的设置已经是OFF，还是有类似的Warning,又是怎么会事呢？

melinda

人气呢？

demonsolar

加我QQ或者我的群127971002 讨论，要详细一点才可以推断，可能你少了某个文件，或者代码有语法上的问题

melinda

回复 4# demonsolar


    谢谢，申请了～

yuantao327

还是要看到你的代码才能确认的。

ideologist

请教 一下下面的警告：非常感谢！
1.Warning (10272): Verilog HDL Case Statement warning at usb.v(86): ...
melinda 发表于 2010-12-11 15:14

                               
登录/注册后可看大图

    你要把代码贴出来才知道啊。

yangyuf1

大哥可不可以自己先翻译一下，再问。
这儿是技术论坛，不是英文翻译站。

melinda

回复 4# demonsolar


    怎么不能通过呢？

melinda

回复 8# yangyuf1


    应该不需要翻译吧。