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[求助] create_generated_clock

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发表于 2010-3-25 21:31:37 | 显示全部楼层 |阅读模式

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大家好,小弟现在有一棘手问题求助于各位高手,麻烦各位高手帮忙,先谢谢了。叙述如下:
      clk_usart是外部输入时钟,clk_cnt32[4]是由clk_usart经32分频后的时钟(计数器分频),clk_cnt20[3]是由clk_cnt32[4]经20分频后的时钟(计数器分频),clk_usart_div2是由clk_usart经2分频后的时钟,在用design compiler 进行综合时,我写的部分脚本如下:
create_clock -period 10 -waveform {0 5} clk_usart
set_clock_latency 0.1 clk_usart
set_clock_uncertainty -setup 0.5 clk_usart
set_clock_uncertainty -hold 0.2 clk_usart
set_clock_transition 0.3 clk_usart
set_dont_touch_network clk_usart


create_generated_clock -name clk_cnt32[4] -source clk_usart -divide_by 32 [get_pins clk_cnt32_reg[4]/Q]
create_generated_clock -name clk_cnt20[3] -source [get_attribute [get_clocks clk_cnt32[4]] sources] -master_clock clk_cnt32[4] -divide_by 20 [get_pins clk_cnt20_reg[3]/Q]
create_generated_clock -name clk_usart_div2 -source clk_usart -divide_by 2 [get_pins clk_usart_div2_reg/Q]

set_dont_touch_network clk_cnt20[3]
set_dont_touch_network clk_cnt32[4]
set_dont_touch_network clk_usart_div2

综合时出现如下警告,该如何处理呢:
Warning: A non-unate path in clock network for clock 'clk_cnt32[4]'
from pin 'add_16/*cell*12/Y' is detected. (TIM-052)
Warning: A non-unate path in clock network for clock 'clk_cnt20[3]'
from pin 'add_24/U1_1_3/S' is detected. (TIM-052)
Warning: A non-unate path in clock network for clock 'clk_cnt20[3]'
from pin 'add_24/*cell*56/Y' is detected. (TIM-052)
Warning: A non-unate path in clock network for clock 'clk_cnt32[4]'
from pin 'add_16/*cell*12/Y' is detected. (TIM-052)
Warning: A non-unate path in clock network for clock 'clk_cnt20[3]'
from pin 'add_24/U1_1_3/S' is detected. (TIM-052)
Warning: A non-unate path in clock network for clock 'clk_cnt20[3]'
from pin 'add_24/*cell*56/Y' is detected. (TIM-052)
发表于 2010-3-25 23:49:41 | 显示全部楼层
代码有问题。理论上最好时钟电路只有寄存器,buffer,inverter,如果有别的多输入组合逻辑,分析的时候不知道怎样trace clock
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 楼主| 发表于 2010-3-28 20:40:19 | 显示全部楼层
谢谢linuxluo的帮忙,再问一下,这种警告严重吗?如果严重的话,像我这种情况,该如何修改呢?(我现在用的是计数器,分别进行了32分频和20分频),麻烦各位帮帮忙。
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发表于 2010-3-30 22:34:17 | 显示全部楼层
基本同意2楼的看法.
请楼主仔细查下rtl, 分析一下为什么时钟路径上会有多输入的组合逻辑, 如果是功能上的需要的话, 这些warning是可以waive的.
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发表于 2010-4-1 21:24:45 | 显示全部楼层
路过!!!!!
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发表于 2010-4-4 16:59:03 | 显示全部楼层
飘过~
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发表于 2010-8-10 15:12:06 | 显示全部楼层
正在研究……
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发表于 2010-9-2 09:48:21 | 显示全部楼层
引用静态时序分析的一段话或许能指出你的问题所在:

a generated clock an have another generated clock as its source, that is, one can have generated clocks of generated clocks, and so on. however, a generated clock can have only one master clock.
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发表于 2010-11-29 11:43:08 | 显示全部楼层
DC\PT能够对付gated clock,但是不能对付non_unate gated clock.因为这样会产生不可预计的clock.我会发个东芝的pt文档,仅供参考。
[quote][/quote]
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发表于 2010-12-1 16:52:42 | 显示全部楼层
我记得有个命令直接可以压制的
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