create_generated_clock

陈涛 · 发表于 2011-11-17 13:12:34

网表中的位置
在DC综合前这么写好像也可以被接受

陈涛 · 发表于 2012-5-10 16:16:26

1）2个clk之间的关系不正确
2）查u9到clk256_reg之间为什么这么大的延迟

AveryYoung · 发表于 2012-5-11 16:10:02

你的rtl的20分频会不会逻辑太复杂了，32分频应该是直接从counter上面抽出来的，应该是没有什么问题吧。
而且从警告来看，是你的32分频的时钟和20分频的两个时钟之间有问题，会不会是你在脚本的source时钟定义上面有什么问题；
整个设计的master时钟应该是只有一个就是你的clk_usart

AveryYoung · 发表于 2012-5-11 16:23:41

回复 21# haier822

楼主的这个写法也比较特殊，可能你是在综合一次后才可以这么写吧，不然rtl里面很难考虑到综合后的这个说明情况，楼主可以尝试下对所有的时钟约束用rtl中的名字来写。

AveryYoung · 发表于 2012-5-11 16:27:30

回复 23# lizhaohong520@

这是时序太离谱了点

会不会是数据的触发上是posedge或者negedge的问题，我以前也遇到这个问题。
我的情况好像是rise-fall的时序检查，也有这个问题。
但是我是因为分频的时候把一个8分频的时钟取反输出，后来我去掉了这个取反，rise-fall检查就没有slack的违背问题。

shengbeyond · 发表于 2012-5-15 21:18:09

man TIM-052 是具体是怎么说的
在不影响你设计的functional mode的情况下
可以用set_clock_sense和set_case_analysis解决

shengbeyond · 发表于 2012-5-15 21:19:29

man TIM-052 是具体是怎么说的
在不影响你设计的functional mode的情况下
可以用set_clock_sense和set_case_analysis解决

土豆烧牛肉WOW · 发表于 2015-3-7 15:28:59

回复 1# X6J6P6

你好，问问你为什么要给每个时钟都设置dont_touch_network属性？

courageheart · 发表于 2016-9-23 15:57:30

楼主，最后怎么处理掉这个问题？

litongzhou · 发表于 2021-10-13 16:01:35

create_clock 命令写错了，你创造的是虚拟时钟

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