130万门的ASIC芯片需要多大的FPGA做原型验证合适？

fairyalei · 发表于 2010-11-28 18:21:20

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如题，麻烦高手指点……

er12345 · 发表于 2010-11-28 18:23:31

靠，现在都整这么大的了

fairyalei · 发表于 2010-11-28 18:46:03

回复 2# er12345

这规模算大的吗？你认为多少门的ASIC算一般情况？

er12345 · 发表于 2010-11-28 19:57:53

不能拿asic跟cpu比啊

心海的一滴泪 · 发表于 2010-11-28 20:57:55

130万门的很平常吧?

zhang2000 · 发表于 2010-11-28 21:00:01

可以把你的代码用软件综合一下，看多大容量的适合你

acgoal · 发表于 2010-11-28 21:10:54

一块Virtex5-330的容量是3.3M gate，按照70%左右的冗余计算，大概实际可以仿真2.5M gate。个人数据，并不很严谨，仅供参考。

实际的计算方法可以参考如下：
如果有实际代码，可以预综合，用最大容量的FPGA，得到这130万门有多少Flop，多少LUT。可以以此作为参考数据。选择FPGA。至少，要评估有多少的Flop和RAM数量/大小。这些也可以作为参考数据。

fairyalei · 发表于 2010-11-28 22:14:46

回复 4# er12345

嗯，这样说是不错的。

我所说的设计其实是一个soc，高清视频解码器，risc+decoder，这个规模就一般了。其他的我也不是很清楚啊，呵呵。

fairyalei · 发表于 2010-11-28 22:17:13

回复 6# zhang2000

现在还没有完整的代码，只能根据类似的产品做一下大概估计了~~算是跟ASIC设计并行吧，节省时间，呵呵

fairyalei · 发表于 2010-11-28 22:19:49

回复 7# acgoal

v5的片子做验证板布线会不会太复杂，如果将设计分割到两个片子会不会更好些呢？

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