关于formality的几个问题

vampire0078 · 发表于 2010-10-19 19:54:43

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用formality进行rtl和综合后网表进行比对，发现两个问题

1.没有匹配的点很多，reference多于implementation的

2.verify的时候报了很多错

请问这是为什么啊如何修改？

ps：svf已经加了，另外设置忽略full case为false，不知道怎么办，请高手指点

nan123chang · 发表于 2010-10-20 08:19:14

这些具体的问题你要具体分析了。
constant有没有定义？库有没有加全？错误是什么？根据错误去查找问题。

zheshiwo · 发表于 2010-10-26 19:53:50

好，谢谢！

nigel169 · 发表于 2010-11-23 21:11:17

回复 2# nan123chang

设置constant是什么意思？就是对那些被DC优化掉的常数寄存器做特殊处理吗？怎么设置？哪个命令？

nan123chang · 发表于 2010-11-24 12:16:04

回复 nan123chang

设置constant是什么意思？就是对那些被DC优化掉的常数寄存器做特殊处理吗？怎 ...
nigel169 发表于 2010-11-23 21:11

登录/注册后可看大图

set_case_analysis

liushutao · 发表于 2010-12-3 20:08:57

具体问题具体分析，要看是什么错

qqqyb · 发表于 2010-12-4 16:18:23

如果出现很错误，一般是设置有问题。
认真检查log中的，waring。
确认所有的constant设置是否真确完备。
还有svf是否与网表版本对应？
如果读入多个svf，set_svf需要加上append项，否则新读入的svf会覆盖之前读入的。

ocean_raft · 发表于 2014-1-14 10:30:05

同问
formality的时候，需要加set_case_analysis？

qyujinquan · 发表于 2014-2-21 10:44:46

回复涨信元

zxyglx · 发表于 2022-11-23 10:50:20

[求助] 关于formality的几个问题

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