fpga中锁相环专用输出口和普通输出口有什么差别？

lianggm

请问fpga中从锁相环输出的时钟输出到锁相环专用输出口和锁相环输出时钟输出到普通输出口有什么差别？谢谢

chan0331

我的淺見
若是做clk的輸出, 用一般的腳位和clk專用的腳位是沒有差異的.
若是做clk的輸入, 就有不同了.

jackzhang

如果锁相环的反馈是从外部反馈的就没有区别

lianggm

谢谢！
请问这个警告Warning: Output port clk0 of PLL "mypll:inst7|altpll:altpll_component|pll" feeds an output pin via global clocks -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance是什么意思，对电路有没有影响？

liubo4068206

锁相环在电路中起什么作用啊?

lianggm

没人答，顶一下

BlueBirdHead

這個警告沒有關係
本來就不保證clk和你的其他輸出之固定delay
若你的clk有和其他輸出要保政一定得關係
最好用clk pin
但仍會有skew
除非你再加用一組pll做de-skew(例如ddr dram )

玉階生台露
夜久侵羅襪
卻下水晶簾
玲瓏望秋月

frinos

好方法，学到不少

zzlhw2005

Critical Warning: Output pin "da_clkp" (external output clock of PLL "pll:u0|altpll:altpll_component|pll_altpll1:auto_generated|pll1") uses I/O standard 3.3-V LVCMOS, has current strength 2mA, output load 0pF, and output clock frequency of 90 MHz, but target device can support only maximum output clock frequency of 64 MHz for this combination of I/O standard, current strength and load
哪位高手遇到过这个问题？

zzlhw2005

回复 9# zzlhw2005


    咋没人看呢？