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查看: 5463|回复: 7

[讨论] 用计数器的输出做分频，怎样最小化时钟扭斜？

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irun2
发表于 2010-9-23 00:25:54 | 显示全部楼层 |阅读模式

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由于系统时钟是50M的，想得到如1K的低速时钟给其它模块，所以写了计数器分频。但综合时总提示：
Warning: Found 1 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
这个问题怎么解决呢？
which, 计数器

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A1985
发表于 2010-9-23 08:17:08 | 显示全部楼层
本帖最后由 A1985 于 2010-9-23 08:18 编辑

本来有内部组合逻辑产生clk必然会有glitch，skew 、 buffer加入很正常。
最好独立一个clkgen模块，来写分频。用异步复位（先去毛刺），同步释放。
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irun2
 楼主| 发表于 2010-9-24 17:52:56 | 显示全部楼层
回复 2# A1985


    不是很明白，怎样“异步复位（先去毛刺），同步释放”，能详细说明一下？谢谢！
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dake8807
发表于 2010-9-24 19:04:52 | 显示全部楼层
同问。。。。。。
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sh_0119
发表于 2010-9-24 23:01:40 | 显示全部楼层
同问。。。。
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sharbioue
发表于 2010-9-25 22:07:48 | 显示全部楼层
输出加个bufg好了
要么加时序约束，不过貌似可能加不了
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llemmx
发表于 2010-9-26 14:03:25 | 显示全部楼层
学习一下，
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kuangjianghua
发表于 2010-9-26 14:13:11 | 显示全部楼层
先分频后再用50M的时钟同步一下就好了
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