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[资料] ASIC中的异步时序设计

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发表于 2010-9-9 16:19:49 | 显示全部楼层 |阅读模式

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ASIC中的异步时序设计.pdf (262.27 KB, 下载次数: 231 ) 在一般的ASIC教程中,大家接触的大都是同步时序的设计,即单时钟的设计。但是在实际的工程中,纯粹单时钟设计的情况很少,特别是在设计模块与外围芯片的通讯中,跨时钟域的情况经常不可避免。作者在实际工作中就遇到了一些异步时序设计的问题,由于最初对异步时序产生的问题估计不足,导致在设计的后期不得不对设计进行返工,本文介绍的几种同步策略也正是在实践中学习摸索的结果。本文旨在向读者介绍几种实用的同步方法,不可能对异步时序设计涉及的问题覆盖完全。由于篇幅限制,本文主要描述同步策略的核心思想,而不涉及到具体的实现。
 楼主| 发表于 2010-9-9 16:22:09 | 显示全部楼层
顶一下,很不错的论文
发表于 2010-9-9 16:54:43 | 显示全部楼层
good, thanks.
发表于 2010-9-9 17:37:53 | 显示全部楼层
take a look
发表于 2010-9-9 18:40:12 | 显示全部楼层
谢谢分享
发表于 2010-9-10 16:47:02 | 显示全部楼层
谢谢LZ,下下来看看
发表于 2010-9-10 22:48:13 | 显示全部楼层
tks for ur information!
发表于 2015-11-4 22:56:23 | 显示全部楼层
回复 1# sfjrichard


   顶一下,
发表于 2015-11-5 20:23:08 | 显示全部楼层
回复 1# sfjrichard


   谢谢分享啊
发表于 2015-11-5 22:57:02 | 显示全部楼层
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