ASIC的FPGA原型 验证

追天鹅的青蛙

最近要做一个asic的FPGA原型验证，在网上查了一下相关的资料，有点迷糊，希望指点迷津。

我们上课学的FPGA的使用时直接输入verilog代码，编译，分配管脚，下载，貌似很简单。（代码是modelsim的）

而我在网上看的一些资料说输入的是综合后的网表，而且由于FPGA与ASIC的不同，可能要修改代码。

对于这个直接输入代码和输入网表，有什么区别呢？是不是网表输入验证更加的准确，还有就是FPGA有没有导入工艺库，所以怎么验证时序方面的问题。

追天鹅的青蛙

没人！！！

hyperpicc

這是兩種流程, 其實都可以通的...
1. 即使是verilog輸入, 也是要經過synthesis的步驟, 產生netlist.
2. 至於netlist輸入, 則是有可能經過3rd-party的synthesizer (Synplify, Mentor Precision etc.), 針對target的FPGA (Xilinx, Altera etc.)產生netlist (通常是EDIF格式), 再進入FPGA implementation流程.
3. 假如你說的netlist是ASIC netlist, 然後拿來implement FPGA, 個人認為這種情況比較少發生, 畢竟standard library差異太大. (除非有工具做轉換)

guofu2010

可能你理解有误吧，像QuartusII和ISE这样的FPGA布局布线工具是接受网表输入的，前者是.vqm后者是.edf。这样的网表通常是synplify pro 或precision rtl综合得到。当然，新版的synplify支持网表的转换。不过种情况非常少见。如果你是指仿真，那就是指网表仿真了。

xujie06023613

最近也在做fpga验证，不太懂，不知道正规的验证方法是什么，我现在就是把asic的代码用fpga的工具综合，然后加激励看结果

一路樱花飘

不懂，坐等牛人。。

coolwind1988

想学习fpga的飘过~

boilice

看看设计流程吧

fu2006

FPGA一般比如ISE，都有配套的mapping syn工具可以把代码转成实际的网表后再烧写到FPGA片子上去。
ASIC的这些步骤都是人工定制做的，综合也在这里面。但是ASIC与FPGA在芯片上的结构不太相同，FPGA用到了非常多的LUT(查找表)，RAM等固化结构。而ASIC的结构不会有FPGA类似的。故一般ASIC的综合后网表和FPGA综合后网表差别较大，兼容性不好。
所以ASIC的代码转到FPGA时，需要FPGA重新综合一下成为网表再烧写入FPGA片子中即可。

fzyzdy

回复 9# fu2006


    以前我们用专门的综合工具是为了更快，面积更小点。其实只用ise什么的也可以。