ASIC的FPGA原型 验证

mengmeng2z

回复 10# fzyzdy


你好，请问使用ise综合之后哪个文件进入后面的布局布线呢？

hungon

现在的FPGA综合工具已经很好用了，一般不需要第三方工具，如vivado；现在工作的公司，都是直接用vivado导入verilog源代码，然后综合，布局布线；受FPGA资源限制，一般会对芯片代码进行裁剪，不然布线很难布出来；ASIC综合出来的网标，是寄存器加组合逻辑门（与门，或门等），而FPGA综合出来的网标是寄存器加lut(查找表)，形式完全不一样，应该不会直接用ASIC的网标导入到FPGA实现中，除非有转化工具，但估计这转化效果不大好，毕竟FPGA综合工具会根据自身器件特点进行优化；知道的就这么多，希望有帮助

nativeda

回复 1# 追天鹅的青蛙

“输入的是综合后的网表，而且由于FPGA与ASIC的不同，可能要修改代码”  
ASIC设计里有些IP可能没提供RTL源代码，或是加密的RTL源代码，要走FPGA流程就只能用DC输出网表了。

修改代码主要是clock/rest处理，因为ASIC clock/reset方案会比FPGA复杂很多；而且FPGA工作频率大概率比ASIC低，有些RTL也需要做修改。此外ASIC里一些模拟模块如DDR PHY，USB PHY, Memory要替换成FPGA能支持的，对应控制器的接口代码也要修改。

你可以看看Synopsys HAPS，Cadence Protium相关的white paper和application note，里面应该提到过这个问题的