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发表于 2010-7-23 15:45:07
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這是兩種流程, 其實都可以通的...
1. 即使是verilog輸入, 也是要經過synthesis的步驟, 產生netlist.
2. 至於netlist輸入, 則是有可能經過3rd-party的synthesizer (Synplify, Mentor Precision etc.), 針對target的FPGA (Xilinx, Altera etc.)產生netlist (通常是EDIF格式), 再進入FPGA implementation流程.
3. 假如你說的netlist是ASIC netlist, 然後拿來implement FPGA, 個人認為這種情況比較少發生, 畢竟standard library差異太大. (除非有工具做轉換) |
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