求助：用VCS跑Systemverilog代码时，在makefile文件中的一个指令不懂

pkulafang · 发表于 2009-8-27 12:01:00

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求助：用VCS跑Systemverilog代码时，在makefile文件中的一个指令不明白是啥意思，哪位高手能够赐教，十分感激～！！！
vcs -sverilog -debug_all +libext+.sv -y . -cm line+tgl -lca
中的-lca是用来干什么的，起什么作用？有关它的知识多讲解一下吧。谢谢各位啦～～

能饮一杯 · 发表于 2009-8-29 12:31:08

LZ：
这个不是Makefile的指令。
这是VCS的参数，表示使用VCS的“用户限制使用”的功能，即VCS提供的一些功能是他们还没有经过充分测试还没有发布的；如果你想使用这些功能就要加上 -lca参数。

具体可以参考VCS的用户手册。

coldicebing · 发表于 2009-9-2 21:12:00

是啊，这是VCS命令啊，查查手册就知道了。

sdkuan · 发表于 2009-9-3 10:32:45

27

:handshake :handshake :handshake :handshake :handshake :handshake

humann · 发表于 2009-9-3 16:09:30

-lca:
turn on the test features in beta version

万毓西 · 发表于 2009-9-14 14:56:33

目前正在学习如何使用脚本，同问！

dtimes6 · 发表于 2009-9-14 20:44:34

Limited Customer Availability feature

penguin_guo · 发表于 2009-9-16 23:09:39

这两天正在学习VCS，学习了。

wangjunweiair · 发表于 2010-7-17 00:04:55

Richardqin · 发表于 2010-7-25 23:15:16

学习一下

求助：用VCS跑Systemverilog代码时，在makefile文件中的一个指令不懂

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