关于PLL相位噪声的仿真

xiazhiru1983

谢谢，拿来参考一下

bladekid

值得关注

gdhp79

thanks very much

semico_ljj

liql

不错，谢谢分享

shanzhongyiliu

好像在candence里很难吧？个人觉得MATLAB比较容易

scpuke

pll噪声性能评估需要从下面这几个方面考虑：
1，频域的线性模型，分析锁定状态下的噪声性能。锁定状态pll的线性模型公式在任何一本介绍pll的书中都找的到，用matlab建模最为方便，veriloga也可以。首先pss+pnoise抓出各个模块电路的噪声性能，再把这些数据代入pll线性模型中，就可以分析出各个模块对系统的噪声贡献了。。。注意这种建模方法只是评估锁定状态下各个模块电路的器件噪声对系统的贡献。采用sigma delta modulator的小数分频pll，也可以把 sdm的理论噪声模型代入环路分析。

2，时域的tran模型，主要分析pll的锁定过程，也可以可以看到spur。这个模型的最大好处是整个pll都可以是实际的电路，因此结果最能反映实际工作状态，尤其锁定过程。做pll一定要跑一个总体的tran仿真，确保锁定过程没有问题。有时候模块间时间常数差距太大了，比如vco振在5G以上，reference只有几M，环路带宽不到100K，那么仿真过程可能会非常慢，要好几天才能看到锁定过程。这时可以采用部分模块用实际电路部分模块用veriloga模型的方式提高仿真速度，把vco与divider merge成一个veriloga模型是最常用的方式。sigma delta modulator既可以是veriloga模型，也可以是verilog代码。
由于fft的限制，用tran+fft的方式想看到phase noise谱是不太现实的。不过可以采用另一个技巧，写一个veriloga模块记录下vco相位经过2pi整数倍的时间点，按jitter的定义用matlab来分析出rms jitter，peak jitter等。需要注意的是tran模型中不包含1中提到的器件噪声，mos/res这些器件的噪声模型都是小信号模型。但tran模型能够准确的评估sdm引入的噪声。
其实还可以把vco/reference这两个最重要的噪声源的phase noise取积分算出rms jitter，再用veriloga建模这两个模块，加入正态分布的时间抖动。这样一来，tran模型也包含了器件噪声，只是中间绕了一个弯。

3，考虑pll噪声性能另一个非常重要但很少有资料提及的方面是必须仔细评估电源/地扰动的影响，这需要分析每一个模块的电源/地的噪声抑制能力。

个人认为这三个方面缺一不可，在pll设计的不同阶段各有侧重。早期系统spec定义及模块spec分解时，主要用1的方法，这时模块噪声数据没有但可以参考经验数据，这一步确定出pll主要的环路参数，如lpf参数、除频比、vco噪声、cp/divider噪底等。模块设计阶段就要侧重1和3，这里1指优化模块自身噪声性能。在最后系统集成验证阶段则需要侧重1和2。这时模块噪声数据已经有了，可以准确评估电路器件噪声对整体的贡献。

panxjtu

学习一下！

host_aa

ding!!!!!!!!!

staringnight

好贴，学习了