PLL 的jitter仿真问题

fogworld

我是整个PLL系统仿tran，锁定之后对输出clock用veriloga写的模型进行采样，计算RMS jitter。RMS=sqrt((ti-tavg)^2/N)。

jitter测试的结果发现vco直接输出的clockjitter最小（10几个ps），五分频，十分频，二十分频的clock上测试的jitter依次增大几十个ps。分频电路电源上没加noise。分频电路本身会引入这么大的jitter吗？N值已经取的很大了。是不是RMS的计算公式有问题？

这种用TRAN仿jitter的方法一般在电源上加什么样的noise？我加的是10MHz/100mV的方波。还是稳定的电源上串一个电感+电阻？

PLL实际测试结果：输入参考时钟约为100M，p-p jitter 为70ps 。VCO十分频的clock jitter的结果std dev约为40多ps，P-P为250ps。这是clock送到chip的观测口测试结果。这里的std dev是否就是RMS？对于serdes应用，std dev和p-p jitter那个更重要？

最后问一下，这种系统瞬态分析 和 PSS+PNOISE 是否一样有效？我还没做过后一种分析。

请PLL设计高手不吝赐教！谢谢！！

_Ryu

delay是一样的吗，有研究说jitter于delay的square root成正比。

vikinglan

tran,器件的沟道电阻热噪声，寄生电阻热噪声和1/f噪声都不会被计入在内

fogworld

原帖由 vikinglan 于 2009-5-16 22:23 发表

                               
登录/注册后可看大图

tran,器件的沟道电阻热噪声，寄生电阻热噪声和1/f噪声都不会被计入在内

是不是说tran的结果只能表示输入时钟上的jitter和电源，地上的抖动对输出的影响？

asdfjkl

RMS jitter, 只是一个短期jitter，而分频后的jitter是很多周期jitter的叠加。因该考虑用vco的long term jitter，这样分频前后的jitter值才相差不大

[ 本帖最后由 asdfjkl 于 2009-5-17 10:43 编辑 ]

buckaroo

老大，分频后jitter本来就要变大--_-

inter211

原帖由 asdfjkl 于 2009-5-17 10:41 发表

                               
登录/注册后可看大图

RMS jitter, 只是一个短期jitter，而分频后的jitter是很多周期jitter的叠加。因该考虑用vco的long term jitter，这样分频前后的jitter值才相差不大

o ~~我明白了。看了ken kundert的文章，里面J(k)和Ji(k)的区别。就是说如果二分频，J2(k)要比J(k)大sqrt2倍。这和我仿真结果吻合了。1G是50ps的RMS 几天jitter，200M是112ps的jitter。

std dev和RMS是一回事。

谢谢各位！！

inter211

最后问一下，这种系统瞬态分析 和 PSS+PNOISE 是否一样有效？

vikinglan

原帖由 inter211 于 2009-5-18 09:47 发表

                               
登录/注册后可看大图

o ~~我明白了。看了ken kundert的文章，里面J(k)和Ji(k)的区别。就是说如果二分频，J2(k)要比J(k)大sqrt2倍。这和我仿真结果吻合了。1G是50ps的RMS 几天jitter，200M是112ps的jitter。

std dev和RMS是一回事 ...

看了你的解释，我终于弄明白了二分频可以将相噪降低3dB的原因
tran和PSS+Pnoise大不一样，spectre和Hspice tran 都不会计入器件噪声的
但是PSS+Pnoise可以

fogworld

谢谢楼上的答复！完善设计尚需努力啊！