运放前仿和后仿差别很大，为什么？

kunmingcai · 发表于 2008-12-14 13:23:04

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大家好，我现在正在做一个folded_cascode的运放，前仿的时候性能可以达到我的要求（100db,590Mhz,60pase margin）,画好版图后通过了DRC,LVS，不过后仿的时候增益相差太大了，只有25db,请问你们遇到过类似的问题吗，讨论下哦，学习ing

niteworker · 发表于 2008-12-14 15:01:09

你后仿真中的每一路偏置电流都看过了吗？你用的仿真器是什么？

kunmingcai · 发表于 2008-12-14 15:07:30

不知道怎么看电流啊，只是那些引出来的pin端点电压看得到，其实这些电压有些是正确有些不正确。我用的是calibre仿真工具。

rjtian · 发表于 2008-12-14 16:10:33

魅力没法挡，支持加油！加油！

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xiao77

guang3000 · 发表于 2008-12-14 16:20:54

一般不会这样吧，你确定偏置给对了。我的做法是先闭环dc仿真得到两个输入偏置电压，然后开环AC仿真

jarviszh · 发表于 2008-12-14 20:31:27

原帖由 kunmingcai 于 2008-12-14 13:23 发表

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大家好，我现在正在做一个folded_cascode的运放，前仿的时候性能可以达到我的要求（100db,590Mhz,60pase margin）,画好版图后通过了DRC,LVS，不过后仿的时候增益相差太大了，只有25db,请问你们遇到过类似的问题吗，讨 ...

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如果你的仿真原理图,偏置没有问题的,个人觉得可能是版图的走线有问题, 一方面可能对称管的布局有问题,另一方面可能是输入信号不干净,还有是让寄生的电阻电容影响了你的相位余度, 可能成为了一个"OP振荡器"了.

moorehuang · 发表于 2008-12-14 20:52:23

是不是你的输入管源极的线太长了，寄生电阻变成了一个源极负反馈了。。。

draco · 发表于 2008-12-14 22:06:37

估计是仿真的问题,否则不会差这么多,要么就是版图画的太差

雨丝 · 发表于 2008-12-14 22:44:03

可能由offset引起的，我遇到过，你在输入加个offset扫描一下试试。高增益的运放，几百微伏的失调可能就使增益下降很多。

niulinux · 发表于 2008-12-15 23:03:54

一般都这样吧

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真是棒极了！！

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