esd保护电阻cdm

wangYIRU0912

fig1.电阻加在何处?

fig2.有没有esd风险

fig1 这种输出buffer,如果加esd电阻的话,加在哪里比较好呢?是r1比较好还是r2,还是必须都加上?我个人感觉r1可以把里面的mos的drain和gate都保护起来了? 还有图二这种,这两个电路是两个不同的测试模块的trim电路,虽然两个trim电路是不同电源pad供电,但是供电电压都是5v,唯一的区别可能是我流片之后测试其中一个模块的时候可能把令一个测试电路关掉,也就是不给它供电,这个算不算跨电源域,有没有esd风险?

烧饼

个人见解：
添加ESD电阻最好不要影响系统稳定性，放在公共路径固然都保护，但是会有额外零点引入，如果在带外就还好，不太影响瞬态效果。
另外，到反馈的栅极这条支路保护的是gate，另外一条到OP输出的主要保护内部PMOS，两种对电阻的需求是不一样的。
跨电压打esd是完全有可能的，本质就是两个pin之间打，你首先需要判断esd路径，然后判断下这条路径上所有的器件是否能抗住，不行就加保护。

wangYIRU0912

   

烧饼 发表于 2025-12-8 16:15
个人见解：
添加ESD电阻最好不要影响系统稳定性，放在公共路径固然都保护，但是会有额外零点引入，如果在带 ...

我主要奇怪的是,在器件通电的测试的情况下,哪来的esd呢?esd都是在pad悬空的时候打进来的吧

烧饼

   

wangYIRU0912 发表于 2025-12-8 16:56
我主要奇怪的是,在器件通电的测试的情况下,哪来的esd呢?esd都是在pad悬空的时候打进来的吧
...

测试时候外部都是强源，姑且不考虑可能的ESD；一般ESD事件发生时是不带电的时候，比如生产、运输、焊接等过程中，这个时候静电放电 容易损伤PAD附近的器件
补充：我的意思就是说，ESD事件和正常工作两个情况下都要考虑，最好是ESD器件在该保护的时候起保护作用，正常工作时候没有影响
再补充：图中应该注意的是未上电时，VDDa VDDb之间以及对地，对其他pin打esd会不会坏？和你给谁是否上电没关系

再再补充：测试时候最好每个pin电压都是已知的，主要不是担心esd，而是别影响芯片工作