always if为啥可以这么写？

PYGH · 发表于 2025-10-5 14:35:02

您需要登录才可以下载或查看，没有账号？注册

×

always @(*)
begin
a = 1'b0 ;
if (c )
a= 1'b1;
end

yorkt · 发表于 2025-10-5 15:27:19

這相等於assign a = c ? 1'b1 : 1'b0;

PYGH · 发表于 2025-10-6 16:15:37

电路实现我知道，想看看相关文档介绍。为何还有这种style

snq31418 · 发表于 2025-10-7 10:43:53

标准支持呗。这也没什么问题

gerry1812 · 发表于 2025-10-7 14:15:13

推荐这样写，可以防止条件不全导致的lattch

PYGH · 发表于 2025-10-7 17:02:29

gerry1812 发表于 2025-10-7 14:15
推荐这样写，可以防止条件不全导致的lattch

有没有相关文档分享？感谢

pbsoft · 发表于 2025-10-10 09:09:41

可以参考Synopsys的HDL Compiler™ for Verilog User Guide，Avoiding Latch Inference相关例子

zengjia1106 · 发表于 5 天前

在if前赋值的，如果没有else if，则相当于else if。如果有else if的，则一点用都没有

gerry1812 · 发表于 5 天前

PYGH 发表于 2025-10-7 17:02
有没有相关文档分享？感谢

不用啥文档，都十几年经验的了，相信我就可以

天将明 · 发表于 5 天前

这个我知道，我刚开始工作的时候看过一本书，作者提供的代码都是这种风格。作者的解释是
"在 always 块内部开始时为变量分配默认值，可以确保综合后不会生成锁存器"
书名是《Verilog 高级数字系统设计技术与实例分析》 Kishore Mishra，在书的3.7.1 小节. 有中文版本

账号		自动登录	找回密码
密码			注册

[讨论] always if为啥可以这么写？