有关clock tree质量进行量化评估方式

frank1249

大家好, 想请问
1. 如何量化评估目前clock tree是latency是合理的? 是否可从skew的大小与clock cell的数量判断? latency大不等于clock cell就多?可能是drv设置太鬆导致?这时会去调整drv的设置吗?
2. clock skew是否可以量化评估合理性? 会希望local skew小于period的5%以内?实务上通常也是参考类似的design过去能收敛的skew作为标准去满足去减少skew偏大导致过修的情况?
3. common path的长度和理性是否可由CRPR的大小去对应clock period去量化? 除了floorplan或不正常balance等问题, 通常会去参考drv的设置是否过严导致分岔过多导致CRPR下降? 谢谢大家