关于pipeline ADC前仿真SNR较低的相关问题

sxz666

本人初学者，最近在基于TSMC40nm设计一个12bit，200Mbps的传统架构pipeline ADC，采用5级3bit ＋最后一级2bit Flash ADC的结构。在输入差分摆幅1.8vdd（单端0.9vdd），输入频率1/512*200M的情况下，前仿真中enob就只有9.41bit。如下图所示：

图1

图中红线为各级ADC错位相加后的结果，下图绿线为第一级MDAC输出的结果，蓝线为第二级MDAC输出的结果（均截取前面的一小部分且对齐时间显示），可以看到在第一级MDAC输出转折，对应的第二级MDAC波形有异常，最后ADC错位相加的结果在这个位置也会有失真。下图把前两级MDAC输出结果放大截取了下：

图2

橙色框住的地方存在问题，就是会突然电压增大，然后还会有应该保持的时候，电压不保持。后面其他级没有这种问题。
这是第二级MDAC单独仿真的结果，为了便于观察，这是使用sample后的结果：

图3

但是级联起来就出现问题了，不知道问题出现在哪边，已经困扰了很久了，希望有好心人帮忙看下，谢谢。

cscs0120

这种尖峰应该是比较器输出到DAC输出的延迟导致的，你运放已经开始工作了，但前面DAC那里电压还在建立

把猪拿过雷雷

你这个流水级输出为啥两个相位都有值输出，采样的时候输出有短接在一起吗？