混合设计芯片中的数模隔离

选手实力非凡

在构造ADC版图时，面临着数字校准电路中的衬底噪声对模拟电路的影响问题，查阅了相关资料主要有以下两点进行数模隔离：

1、将关键模拟电路放置于深N阱中进行隔离；
2、尽可能将模拟电路和数字电路放置远一点，并在中间插入N、P隔离环。
对于第一点，由于我们的关键模拟电路非常大，需要放置非常大的深N阱才能将其完整包裹，能否反过来将数字电路用深N阱进行隔离，而模拟电路放置在大衬底上呢？
敬请指教~

cross2012

实际上这些操作很可能没什么用。

选手实力非凡

   

cross2012 发表于 2025-9-1 23:03
实际上这些操作很可能没什么用。

那可不是噢，对于其他数模混合芯片可能没啥影响，对于ADC那影响不能忽视

elone

深井隔离，分离的接地PAD，多做隔离环，也没什么别的好办法了把

castrader

隔离数字，有一定的风险，因为数字电路是综合PR出来的，有比较严格的时序特性。

带深井的MOS和不带阱的MOS，还是有细微差别的。
当然低速电路，估计问题不大。

选手实力非凡

   

castrader 发表于 2025-9-2 10:12
隔离数字，有一定的风险，因为数字电路是综合PR出来的，有比较严格的时序特性。

带深井的MOS和不带阱的MOS ...

我感觉带深N阱的MOS和不带深N阱的MOS差别应该不大，就算有，对时序影响也不大，大范围的铺深N阱是不是会有天线报错，不清楚是否还有散热之类的问题