求助formality fail

atlandis · 发表于 3 天前

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本帖最后由 atlandis 于 2025-8-21 09:15 编辑

求助：
DC单独合成module A netlist，然后用A的netlist，结合B rtl，一起合成新的netlist， formality 结果如下：

A rtl VS A DC netlist ， formal pass
B rtl+A DC netlist VS B PR netlist + A PR netlist ，formal pass
B rtl+A rtl VS B PR netlist + A PR netlist ，formal fail

请问是否可以认为该设计 formal pass？

lolina · 发表于昨天 10:12

第一+第二项的比较就够了吧,逻辑已经闭环了
第三个比不过是正常的,A RTL到A netlist的svf没加吧

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[求助] 求助formality fail

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