两个同步时钟之间，progated差的很远怎么办？

EEDong

如题，两个同步时钟（一个master，一个generated）时钟之间，有数据交换，sign off的时候发现两个时钟的propgated差的有点大，导致很多时序问题。


目前对这两个时钟仅仅声明了master和generaed的关系，icc的时候没有做任何其他处理，流程就下面两句命令
set_clock_tree_exceptions -dont_size_cell
clock_opt -only_cts -no_clock_route

大佬们，是不是这两个时钟要告诉icc要balance一下，不要propgate差的很远啊？要怎么设置？

谢谢大佬们

imadam

这两个clocks是master和generated的关系，cts会把他们的sink考虑平衡的，不用额外设置。最后skew过大应该是其他原因

EEDong

   

imadam 发表于 2025-8-29 11:17
这两个clocks是master和generated的关系，cts会把他们的sink考虑平衡的，不用额外设置。最后skew过大应该是 ...

180的工艺，master和generated时钟progated相差3~4ns是正常现象还是不正常现象。这两个时钟周期都是12.5ns，但是相位是相反的。