关于24bit delta sigma adc 前端 PGA buffer电路设计求助

jojenwong

目前采用 仪表放大器结构 ＋单位增益buffer 结构 差分输出，buffer 具体采用了p输出的fold cascode+calss ab 输出结构，GBW带宽达到20M，IQ300uA左右，联合仿真ADC模块 发现频谱上3次谐波和5次谐波比较高，目前觉得可能是buffer的 瞬态响应能力不够 引起谐波增大，但是增大calss ab 电流后，谐波依然没有改善，请问各位大佬们有没有其他思路，或者当前采用的buffer结构是否需要修改

nanke

输入频率最高多少？最高输入频率对应的增益是多少？中间电平的增益和最大最小输出幅度时的增益分别是多少？不带adc仿真谐波是多少?

letianbojue

羡慕搞PGA前端

jojenwong

   

nanke 发表于 2025-8-14 14:24
输入频率最高多少？最高输入频率对应的增益是多少？中间电平的增益和最大最小输出幅度时的增益分别是多少？ ...

输入信号频率1.5K ；1.5K处 buffer 中间电平 增益85dB； 最大输出幅值1.5K处增益 85dB；最小输出幅值 1.5K处 增益85dB；不带adc，三次谐波 -125dB

nanke

   

jojenwong 发表于 2025-8-14 15:28
输入信号频率1.5K ；1.5K处 buffer 中间电平 增益85dB； 最大输出幅值1.5K处增益 85dB；最小输出幅值 1.5 ...

125db没问题啊。 你是指带上后边的adc之后性能下降吗？后边的adc等效负载是连续型的RC，还是离散型的开关电容，开关电容采样率多少？看下瞬态波形是否毛刺较大。除了增大电流（看哪一级输出节点上不去就加哪一级的电流），还可以在输出端接一个比开关电容采样电容大的电容帮助充放电。

nanke

   

nanke 发表于 2025-8-15 10:00
125db没问题啊。 你是指带上后边的adc之后性能下降吗？后边的adc等效负载是连续型的RC，还是离散型的开关 ...

如果125db还要提高，那电阻应该有影响了。