10bitSARADC,带2位冗余仿真后，与原有的电荷分配型相比ENOB还下降了

LyuChipo · 发表于 2025-8-15 10:17:03

本帖最后由 LyuChipo 于 2025-8-15 17:43 编辑

alex_zheng 发表于 2025-8-15 09:21
还有就是冗余的总电容权重和要和十进制的一样吗，我看的那篇论文差分12bit我算了下他的CADC权重和并不是2 ...

我认为是需要的，我是这么做的，而且你看看你DAC里权重和是不是1023呢
给你我的参考一下：MSB:13 7 5 3 2 1 Ca=Cu 13 7 5 3 2 1.DAC:416,224,160,96,64,32,13,7,5,3,2,1.总和1023

回复下面的点评，不好意思写错了是一倍的Cu,感谢指正

hi_china59 · 发表于 2025-8-15 10:38:09

LyuChipo 提到的重点，其实和ChatGPT之前分析的第一条原因是同一个方向：
他用自己的 DAC 权重表举例（416,224,160,96,64,32,13,7,5,3,2,1，总和 1023），是为了说明总权重要和定标分母一致。

从他的表可以看出：

他是二进制加冗余的设计，但做了电容值和桥接补偿的调整，依然保证了 Σ(weights) = 1023（差分单端 10bit 情况）。

如果你 Verilog-A 里分母写 1024，而实际总权重不是 1024（比如是 1023 或其它值），就会出现增益错配 → DNL/INL 出问题 → ENOB 掉。

不过需要注意两点：

他的权重表只是一个具体实现的例子，不一定和你论文表 4.7 或你的电容阵列相同，所以不能直接套用，需要先量测或计算你自己的实际权重表。

就算总权重对上，如果你数字解码（DEC）还是用二进制逻辑，而 DAC 已经换成非二进制权重，还是会错码，ENOB 一样会掉。

所以 LyuChipo 的建议在定标匹配方面是对的，但你还要同时解决解码逻辑匹配权重表的问题，两个缺一不可。