16bit SAR ADC设计问题

iboywade

前仿的话挺正常的

iboywade

可以试着把trannoise开起来在仿真一下，正常会差点

justernjuptccit

@zwtang
是实际的采样开关，有位数可以到17bit，不过我需要的采样速度比较低

justernjuptccit

@zwtang 好的我试试

justernjuptccit

   

nanke 发表于 2025-8-12 09:56
corner也要选对，选mc_global_local  corner才能跑process and mismatch。

您好，请问一下我这样设置对吗？
1：先设置corners文件为mismatch_lib
2：选择process和mismatch的Variation
3：选择Specify Instances/Devices（箭头底部），选择将所有电容加入选择。
过程如下图：

justernjuptccit

可以参考下这篇帖子：https://zhuanlan.zhihu.com/p/621416920

peterlin2010

有很多人说 12bit sar , 因 inl dnl  做出chip 都 10.x  bit  enob , 仿真看不出来, 那这 16bit 有无校正 ?  预期 chip 真实 enob 会多少?

还有些人说> 12bit , 分 split-cap 10bit + 2 bit 电阻 , 因电容 mismatch . 不会直接 电容做16bit .

另外有些 paper unit cap 都小于 10f 也说能到 12bit 上 ..但 这跟 process mismatch 要求 unit cap 不能太小有冲突 , 还是说  unit cap 都小于 10f 可靠后面 数码校正error correct 去救. unit cap process 问题可避开?

只做到 10bit , 不过前同事 12bit  enob 的确 10.5bit , enob 达不到 ,

就放弃 12bit IP  , 反正10bit 够用

justernjuptccit

   

peterlin2010 发表于 2025-8-17 10:49
有很多人说 12bit sar , 因 inl dnl  做出chip 都 10.x  bit  enob , 仿真看不出来, 那这 16bit 有无校正 ? ...

好的，谢谢。目前电路还没有加校正，加入电容mismatch大概是11bit左右。

peterlin2010

   

justernjuptccit 发表于 2025-8-17 14:40
好的，谢谢。目前电路还没有加校正，加入电容mismatch大概是11bit左右。

电容mismatch大概是11bit
=> monte carlo sim ??

justernjuptccit

   

peterlin2010 发表于 2025-8-19 06:32
电容mismatch大概是11bit
=> monte carlo sim ??

在ADE L的时域界面，我工艺文件选mismatch_lib，好像没有mismatch。
在蒙特卡洛的界面，勾选了mismatch Variation，其性能就下降了。
不知道是不是参数设置不对。