lattice cpld时序约束100M的时候最大能跑到85m,但是约束80M的时候提示最大只能跑74M是

851018986 · 发表于 2025-8-1 10:44:03

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主时钟是通过PLL生成的，生成都是80M时钟
1、lattice cpld时序约束100M的时候最大能跑到85m,但是约束80M的时候提示只能跑到74M是为啥

2、在按约束80M的约束的时候，我把异步复位同步释放改成异步复位之后最大时钟频率有能从74M提到82M，有没有懂的道友帮我解答一下

loglong · 发表于 2025-8-11 14:44:31

1. FPGA的综合软件本来就不好用, 你约束得高, 他提前用快速的器件做优化, 所以有这个可能.
2. 同步释放本来就要做timing检查, 你改了以后是异步释放吗? 相当于减少了约束, 所以频率提高了.

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