请教一个基于GRO（门控环振）的时间域ADC的设计问题

louislong

  求助各位前辈，本人之前的课程对模拟电路的设计仅限于两级运放，其余的基本都是对着原理图小修小改，照猫画虎。实习项目（也作为毕设）老师直接扔给我一个TD ADC 让我复现,结构其实不算复杂，但许多具体的设计我完全不知如何下手。本帖将会是一个长期求助帖，恳请各位路过前辈略施援手，感激不尽。这个项目的难点在calibration，但我现在VTC和TDC不知道该怎么搭建。我使用的是tsmc40nm pdk，目前的想法是因为这是个高速电路，使用low vth的nmos，保持最小L，W/L一般在4~5.

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2025.7.27

  现在在搭建VTC，并前仿验证功能，如图，cross detector这里就是个反相器，而且要求高增益，所以我直接按pmos，nmos，2/1设计的，cascode电流源也不困难。但是底板采样的三个nmos，尤其是采样开关我完全不知道该怎么设计，应该考虑哪些因素，应该如何仿真并改善设计？我只粗浅的知道Ron，底板采样避免charge injection、馈通这些概念，具体的数值关系一概不知，求各位大神指点。另外，还想问一下恒流源下面两个pmos有没有什么设计要求。