有关early clock flow/icg相关疑问

frank1249

想请问innovus place 阶段
1. early clock flow下，clock 还会是ideal的？ 如果不是的话这时会是进行virtual balance的skew?

2. 这个virtual balance是指说工具会考虑到对于datapath setup time 的优化自动调整cell的位置去控制tree clustering时的长度，以达到相当于调整skew解setup time的效果?

3. 假设有enable hold view的情况下去做ECF+useful skew, 工具会先是在调整cell长完clustering才去进行useful skew 插latch或usk 借timing? 还是会一起考虑调整？ 与CTS才用useful skew的细节执行上具体差异为何？

4. early clock flow的place结果是否可以回去synthesis 阶段再进行一次优化？还是说通常只会是摆完floorplan + coarse placement 即回physical synthesis 优化？ 效果会不同？谢谢您

5. 想请问为何icg会是用clone的方式去靠近sink 端而不是先插inv 然后把原本的icg 搬到靠近sink 端即可？ 这么做的考量点为? 有请高手解惑