做sdm_adc过程中发现有的数字工程师水平很低

alex_fd12 · 发表于 2025-7-23 13:43:00

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

我现在在做sdm adc的simulink模型，需要跟数字工程师交互讨论问题，发现有的数字工程师水平真的太低了，基本的工作逻辑都是混乱的，里面的数字滤波器，只会仿真，在抽取降采样后，信噪比会恶化，说仿真出来就是这样的，至于为什么这样，这样是否合理，完全都不不考虑，理论上也不懂。我觉得正常的抽取不应该降低信噪比，如果抽取后信噪比都恶化，那还要抽取干嘛？自己给自己制造问题吗？这个数字工程师对这种基本的工作逻辑都不考虑，就直接仿真出来是什么就是什么，就认为是正确的。所以，我一个模拟工程师都对此有疑问，ta自己没有疑问。真的是见识到了太低水平的数字工程师了。

tanborui123 · 发表于 2025-7-23 14:23:33

欸，话说的太满了好兄弟，做数模的人跟纯做数字的人也不一样吧，纯做数字的人只会对着写好的算法写代码，他当然不懂原理也能理解，算法这一块还是做模拟和做数模的同事一起搞定

xdmicro · 发表于 2025-7-23 15:15:21

数字IC工程师不懂算法很正常

YyuanRTs · 发表于 2025-7-23 15:36:49

做数字的就这样。他们的flow关心的是其它东西。
换个角度想，模拟要考虑信噪比那才能赚到钱而数字不需要就可以，妄谈水平不可取

watertree · 发表于 2025-7-23 15:42:44

不是降采样了么？为啥SNR不能比之前差

alex_fd12 · 发表于 2025-7-23 15:48:08

本帖最后由 alex_fd12 于 2025-7-23 15:49 编辑

watertree 发表于 2025-7-23 15:42
不是降采样了么？为啥SNR不能比之前差

我的理解是SNR差是因为降采样的频谱混叠会SNR变差一点点，最多一两个dB,不能一下降低十几个dB吧？如果恶化十几个dB,这个降采样同时也具有恶化信噪比的功能了，这不合理吧？这个数字工程师仿真的降采样前后SNR恶化十几个dB,ta还认为很正常，我觉得有问题。或者是我的理解有问题？如果我的理解有问题请多多指点，谢谢

watertree · 发表于 2025-7-23 15:52:52

alex_fd12 发表于 2025-7-23 15:48
我的理解是SNR差是因为降采样的频谱混叠会SNR变差一点点，最多一两个dB,不能一下降低十几个dB吧？如果恶化 ...

这个要看待处理信号里的信号的最高频率了吧。采样率至少是2倍最高频率。然后再看降采样，抽取了多少倍。另外，混叠是因为欠采样了。

你吃不吃火锅 · 发表于 2025-7-23 16:00:41

哈哈我也是数字工程师不过抽取滤波算法都是我来出一般情况下数字不会这个很正常

迷路大脸猫 · 发表于 2025-7-23 16:47:01

所以模拟工程师也要会写verilog，尤其这种数模混合的东西。
不过我好久不用simulink了，直接cadence里用veriloga搭，搭完一个个换成实际模块。

wkp1992101 · 发表于 2025-7-23 18:30:13

首先，数字工程师理解信噪比就很困难，理解不到也正常，他们的工作重点不在这个上面

账号		自动登录	找回密码
密码			注册

[讨论] 做sdm_adc过程中发现有的数字工程师水平很低

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

站长推荐 /1