设计10bit SAR ADC前仿真enob太低

suwbjin9527

   

dxwn 发表于 2025-7-15 14:44
有没有看过CDAC输出节点的电压 是否与以下两点一致：

①理想comp时；

设计的比较器cdac输出电压和理论值相差几毫伏，第一位开关转换后相差2mV，第二位大概1mV......
理想比较器cdac输出电压和理论值差不多，差别大概在0.1mV

模拟的小Jayhang

   

suwbjin9527 发表于 2025-7-15 10:21
可变寄生是0.4f，固定的寄生是14f，没有亚稳态现象

这个寄生电容看起来不大，你的比较器输入对管尺寸设计是否合理，在系统里比较器比较时间是否充分呢？
同时想交流一下，你这个前仿真的固定寄生指的是什么呢，怎么测量的？

suwbjin9527

   

模拟的小Jayhang 发表于 2025-7-16 10:17
这个寄生电容看起来不大，你的比较器输入对管尺寸设计是否合理，在系统里比较器比较时间是否充分呢？
同 ...

固定的就是图中这个fixed，在choosing analyses-options-misc中，选择captab选项，仿真完成后，在results-print-capcitance table中查看结果

suwbjin9527

   

模拟的小Jayhang 发表于 2025-7-16 10:17
这个寄生电容看起来不大，你的比较器输入对管尺寸设计是否合理，在系统里比较器比较时间是否充分呢？
同 ...

可以看一下我楼上的回复吗，cdac输出的电压和理想值会有1~2mV的差别是导致enob下降的原因吗？

模拟的小Jayhang

   

suwbjin9527 发表于 2025-7-16 16:40
可以看一下我楼上的回复吗，cdac输出的电压和理想值会有1~2mV的差别是导致enob下降的原因吗？
...

mV量级，最后两位应该就比不准了吧

dxwn

   

suwbjin9527 发表于 2025-7-15 17:08
设计的比较器cdac输出电压和理论值相差几毫伏，第一位开关转换后相差2mV，第二位大概1mV......
理想比较 ...

不好意思这两天没上线，或许这里就是定位到原因了，可以share一下你的比较器的结构吗，以及ADC的采样速率。正常来说，设计合理的话，10bit不至于。另请附上频谱图

suwbjin9527

   

dxwn 发表于 2025-7-17 14:48
不好意思这两天没上线，或许这里就是定位到原因了，可以share一下你的比较器的结构吗，以及ADC的采样速率 ...

结构是FIA比较器，采样速率很低，200k左右，