dc综合时使用28nm的台积电工艺出现以下错误

八阿哥

最近写了个乘法器，想用dc进行综合一下，
但总是出现这样的错误

Error: The target library does not contain all required gates.
Either a NOR, or an AND and an OR gate (two-input) is required for mapping. (OPT-102)
Error: Compile has abnormally terminated.  (OPT-100)

有没有大佬指点一下啊，感谢
这是我的指令

set folder_path "/home/cy/product/test"
set verilog_files [glob -nocomplain "${folder_path}/*.v"]
foreach file $verilog_files {
    puts "正在读取 Verilog 文件: $file"
    read_verilog $file
}
current_design Top_booth_1
set_app_var target_library ../library/tcbn28hpcplusbwp40p140cgcwffg0p99v0c.db

set_app_var link_library ../library/tcbn28hpcplusbwp40p140cgcwffg0p99v0c.db

link
create_clock "clk" -period 14
set_clock_uncertainty -setup 0.15 [get_ports clk]
set_clock_transition 0.12 [get_clocks clk]

write_sdc test.sdc
write_sdf test.sdf
write_file -format verilog -output netlist.v

Lover_Momo

用这个：tcbn28hpcplusbwp7t40p140 试一下

你挂的那个 *cg*，应该是一套低功耗Cell库的。

八阿哥

   

Lover_Momo 发表于 2025-7-11 23:01
用这个：tcbn28hpcplusbwp7t40p140 试一下

你挂的那个 *cg*，应该是一套低功耗Cell库的。

谢谢您的指点，我去试一下

八阿哥

   

Lover_Momo 发表于 2025-7-11 23:01
用这个：tcbn28hpcplusbwp7t40p140 试一下

你挂的那个 *cg*，应该是一套低功耗Cell库的。

我换了个库，还真解决了，谢谢大哥，下次应该提前看看库文件里有没有标准单元库