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[求助] CML latch如何实现三分频?

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发表于 昨天 20:19 | 显示全部楼层 |阅读模式

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如题,想做一个工作在14GHz频率下的三分频电路,TSPC_D触发器的可以搭建,

TSPC三分频.png
但是速度不够,就想用CML做一个占空比50%的3分频器,但是按照N、P分开算输出

CML搭建的电路

CML搭建的电路

好像不太对,不知道该怎么办,希望大家帮帮忙。

搭建的这个在高频14GHz下是6分频(而且在低频下用TSPC实现的增加半个clk,即利用clk下降沿触发实现占空比50%的结构,在高频应用到CML中就变成增加了一个clk period了),低频2GHz下是四分频,下降沿触发也是增加半个clk。

此为14GHz下不经过最后一个增加clk的模块输出的TE1,是六分频

此为14GHz下不经过最后一个增加clk的模块输出的TE1,是六分频

TE1

TE1


CML在低频2GHz下的波形

CML在低频2GHz下的波形

是因为CML速度不够吗?或者说是因为利用了逻辑门导致传输速度慢,因为单纯的利用CML flipflop实现的二分频电路在14GHz下是可以实现的,不知道为什么…

 楼主| 发表于 昨天 21:09 | 显示全部楼层
刚刚重新画了一下卡诺图,如果要outp2是110,inp2=outp1=101,inp1=011,需要异或门,把p的或非门换成异或门了,但好像还是不行,速度太慢了,可能只能通过内部逻辑实现,找了一篇论文有这种类似的结构但是看不太懂,请各位大佬能不能帮忙解释一下
论文23分频.png
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