关于PLL测试的一些问题

猪儿虫饲养员

目前做了一块频率综合器，现在回来流片测试。
1.参考频率是PCB上RLC随便震荡出来的一个170M左右的频率，这个频率指标很差。PS:本来该由晶振提供，但是目前晶振还没集成上去；
2.PLL架构为电荷泵-锁相环，小数分频，SDM架构为mash1-1，28位，环路带宽取在了700k左右。
3.VCO为LC振荡器，输出为2G-2.8G，设计上仿真1M时相噪水平为115dBc/Hz。
4.VCO输出端经过分频器后在输出，分频比可编程。
以上是一些大概条件，现在测试遇到一些问题，请各位不吝指教：
1.整数分频时，关于参考杂散位置问题：
我先说说我的理解，对VCO输出来说参考杂散位置一定在Δf=170M附近，但是分频后呢，比如N=48，VCO输出2.4G，那么最终输出基波位置在50M，杂散位置是在（50±170）M位置，还是在50±170/48的位置
https://blog.csdn.net/u010486560/article/details/119224603，这篇帖子的观点是参考杂散位置不会变
2.频谱仪上测输出时，整数分频，fout=50M，会在170M/2的地方看到一个和很明显的杂散，大概有-30db，而其还会在频谱上看到它的谐波。所以这个信号到底是不是参考杂散，如果是参考杂散这个也太差了-20db的水平。
3.关于频谱仪，virtuoso上的fft分析，PN曲线相互转换问题。如何把实际测试的频谱仪上的波形，与我virtuoso上fft的波形进转换，对应；还有频谱仪上的波形如何转换成为相噪。
4.关于小数杂散,量化噪声，LFSR技术有用吗，目前开关LFSR没有看到明显的效果，我是加在MASH1-1的输入端，18bit的LFSR

nanke

有一点疑惑，fout=50M，根据奈奎斯特采样，170M/2的参考杂散应该看不到的，会折叠到带内，除非是测试的时候没注意pcb的晶振时钟耦合到了输出的50M上。50M时钟波形，170M/2 -20db应该能肉眼看到输出时钟上升下降沿不正常。

nanke

关于3，可以找个高速示波器把波形导出来在virtuoso上做fft。我理解fft是对电压波形做fft，相噪是对过零点相对于理想过零点的时间误差作fft。

zix_xu

1.分频会影响参考杂散的大小，但不会影响杂散相对于载波的频偏。也就是说仍然在50±170的位置

wkp1992101

别瞎折腾了，没有啥意义，接上晶振再看吧