有偿求助tsmc28nm工艺库

zxlqh

puxiancheng 发表于 2025-6-10 14:11
对。memory放到link library。target需要standcell的library

明白了，感谢您。看来是这个资料少了一些内容。。。


超级福利！tsmc28nm完整工艺库免费分享

请问您有standcell库，可以分享嘛~感激感激~~

zxlqh

puxiancheng 发表于 2025-6-10 15:32
这个资源里面就有啊。logic目录下面就是standcell

我用的
logic -> tcbn28hpcplusbwp40p140cgcw_130a -> AN61001_20180123 -> tcbn28hpcplusbwp40p140cgcw_130a_nldm -> tcbn28hpcplusbwp40p140cgcwffg0p99v0c.db

这个库，尝试综合了一个简单加法器，但是依然报错，缺少与、非门：








报这个错误：



似乎这个standcell，不是正确的~

zxlqh

puxiancheng 发表于 2025-6-10 10:44
这个资源里面就有啊。logic目录下面就是standcell

还是没找到，logic文件夹下到底哪个是standcell，还请指点一下~~感谢感谢~

puxiancheng

你就用这个tcbn28hpcplusbwp7t40p140_180b 目录下的nldm。确认target_library设置对了么

zxlqh

puxiancheng 发表于 2025-6-10 16:57
你就用这个tcbn28hpcplusbwp7t40p140_180b 目录下的nldm。确认target_library设置对了么

感谢感谢~~这下终于弄好了，例化MC2生成的sram也综合过了。感谢指点~~



附上dc_shell的命令（DC综合MC2生成的sram），以供与我有一样问题的同学参考：


define_design_lib work -path ./work

set_app_var target_library ../tsmc28/logic/tcbn28hpcplusbwp7t40p140_180b/AN61001_20180509/tcbn28hpcplusbwp7t40p140_180a_nldm/TSMCHOME/digital/Front_End/timing_power_noise/NLDM/tcbn28hpcplusbwp7t40p140_180a/tcbn28hpcplusbwp7t40p140ffg0p88v0c.db

set_app_var link_library "* ./library/example.db ../tsmc28/logic/tcbn28hpcplusbwp7t40p140_180b/AN61001_20180509/tcbn28hpcplusbwp7t40p140_180a_nldm/TSMCHOME/digital/Front_End/timing_power_noise/NLDM/tcbn28hpcplusbwp7t40p140_180a/tcbn28hpcplusbwp7t40p140ffg0p88v0c.db"

read_verilog ./verilog//my_design.v
link
check_design
create_clock -period 10 [get_ports clk]
set_input_delay -max 3 -clock clk [remove_from_collection [all_inputs] clk]
set_output_delay -max 2.5 -clock clk [all_outputs]
set_input_transition 0.15 [all_inputs]
set_input_delay -max 3 -clock clk [get_pins u_sram/QA]
set_output_delay -max 2.5 -clock clk [get_ports q_a]
check_design
compile
report_clock
report_timing


其中，“./verilog//my_design.v” 是例化sram的.v

stupidly

zxlqh 发表于 2025-6-10 18:16
感谢感谢~~这下终于弄好了，例化MC2生成的sram也综合过了。感谢指点~~

link_library 和target_library 设置为同一个db库?