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[求助] 流水线ADC测试DNL和INL异常,求大佬帮忙分析分析

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发表于 2025-6-4 19:22:51 | 显示全部楼层 |阅读模式
200资产
20M流水线ADC 14bit的,参考电压是内部的,DNL和INL如下图所示,求大佬帮忙分析分析


图片1.png 图片2.png

发表于 2025-6-9 19:42:45 | 显示全部楼层
DNL正常,INL可能是因为有gain error,mismatch。
 楼主| 发表于 2025-6-10 11:23:29 | 显示全部楼层


nanke 发表于 2025-6-9 19:42
DNL正常,INL可能是因为有gain error,mismatch。


大佬,DNL在两端变大也是正常的吗?在我的理解里DNL不应该在全CODE范围都是均匀的吗
发表于 2025-6-10 18:02:10 | 显示全部楼层


cscs0120 发表于 2025-6-10 11:23
大佬,DNL在两端变大也是正常的吗?在我的理解里DNL不应该在全CODE范围都是均匀的吗
...


看结构了,我之前有个sar adc比较器有kickback noise就是这样的。
 楼主| 发表于 2025-6-10 19:42:04 | 显示全部楼层


nanke 发表于 2025-6-10 18:02
看结构了,我之前有个sar adc比较器有kickback noise就是这样的。


我这个是14位流水线ADC,我通过matlab模型没能复现这种情况
 楼主| 发表于 2025-6-10 19:54:29 | 显示全部楼层


nanke 发表于 2025-6-10 18:02
看结构了,我之前有个sar adc比较器有kickback noise就是这样的。


还有就是测试的时候发现在接近满摆幅DC输入的时候,ADC的噪声会变大,这种情况大佬有遇见过吗?
发表于 2025-6-11 11:24:54 | 显示全部楼层
你这个就一张图,没有什么信息,各种可能都有。 INL/DNL要测准需要海量数据,这个你清楚吧。我记得12bit时我测INL/DNL用得是几百万个数据。
 楼主| 发表于 2025-6-11 11:28:19 | 显示全部楼层


nanke 发表于 2025-6-11 11:24
你这个就一张图,没有什么信息,各种可能都有。 INL/DNL要测准需要海量数据,这个你清楚吧。我记得12bit时 ...


是的,目前感觉跟失配关系可能不大,测试两块芯片都表现出来了这种情况
发表于 2025-6-11 11:38:11 | 显示全部楼层


cscs0120 发表于 2025-6-11 11:28
是的,目前感觉跟失配关系可能不大,测试两块芯片都表现出来了这种情况
...


失配有一种就是不同芯片表现一样的,因为电路在对应地方有分段,pipeline传输曲线正好是分段的。或者版图寄生电容不等,多bit结构,或者差分电容不匹配也有可能。
 楼主| 发表于 2025-6-11 11:41:15 | 显示全部楼层


nanke 发表于 2025-6-11 11:38
失配有一种就是不同芯片表现一样的,因为电路在对应地方有分段,pipeline传输曲线正好是分段的。或者版图 ...


哦哦,谢谢大佬,我好好看一下
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