[原创] input pin floating

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xiaoyue12

发表于前天 11:10 | 显示全部楼层

不允许，在syn阶段，工具默认会对verilog中的input pin floatting处理为assign1'b0，这样在pr阶段，工具就统一加tie cell了。这种情况下，一般不会在pr看到floatting input pin了。signoff是不允许有floatting input pin的，drc和erc应该都能check出来吧

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