BandGap的PSRR优化

bierdewendeer · 发表于 2025-5-26 22:56:32

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本帖最后由 bierdewendeer 于 2025-5-26 23:12 编辑

我的BandGap中运放采用折叠共源共栅单端输出，运放开环增益60dB，GBW=3.5MHz，运放接成单位增益进行stb仿真得到，增益60dB，GBW=3.5MHz，PM=83，运放设计完仿真我觉得还行。
（顺便问一下在正向设计一个带隙的时候，运放仿真挂的负载应该多大，这个值该怎么确定比较好，我现在是挂一个1pF的电容进行仿真）

接入BG整体stb仿真结果PM只有30了，而且PSRR的带宽只有几十Hz，该怎么分析这个情况？

这是带隙的整体结构

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这是运放的结构

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yjj_123 · 发表于 2025-5-27 09:09:01

你的VBG放在了负反馈强的这一侧了，所以负载电容大了稳定性会变差，换到另一侧试试

122013137 · 发表于 2025-5-27 09:22:20

本身还是一排负载电容

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