关于数字版图LVS检查出现版图多余线的问题

njupt_nzt · 发表于 5 天前

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DBtech 180nm工艺遇到了数字版图LVS的问题，LVS报错显示版图有很多线是多余的（如图1所示），拿图中的Net:2232举例子（如图2所示），好像是数字单元内部的线，是M1_DIFF的线，子模块中这根线通过M1_DIFF_M1连接到vss，但这里在DIFF断了，怀疑是SUB没连到地上（DBtech工艺的nmos相比smic标准管多了SUB端），这种问题应该怎么解决？

zhangshiwei · 发表于 5 天前

学习到了。谢谢

Cribug2022 · 发表于 5 天前

看看erc有没有问题，检查一下short和open，再用hcell看看

njupt_nzt · 发表于 5 天前

Cribug2022 发表于 2025-5-26 14:06
看看erc有没有问题，检查一下short和open，再用hcell看看

ERC没有问题，short和open都没有，勾上hcell里的选项，出现了以下子模块的错误

Cribug2022 · 发表于 5 天前

不勾选hcell呢，你看看layout有没有这个net

njupt_nzt · 发表于 5 天前

Cribug2022 发表于 2025-5-26 14:30
不勾选hcell呢，你看看layout有没有这个net

不勾的话，就没有子模块里的报错，但是顶层版图会有很多多余的线（如图1所示）

dingyisuper1 · 发表于 4 天前

是不是你的std cell有除了vdd vss以外的电源pin需要global connect一下？我也是猜的，可以看看

15909834256 · 发表于 4 天前

版图open，先globalNetconnect后ecoRout后再跑LVS

njupt_nzt · 发表于 4 天前

dingyisuper1 发表于 2025-5-27 10:01
是不是你的std cell有除了vdd vss以外的电源pin需要global connect一下？我也是猜的，可以看看 ...

刚看了一下，DC综合出来的网表没有SUB，innovus导入的lef也没有SUB，只有vdd、vss，但是数字库提供的cdl有vdd，vss，SUB，在innovus全局连接SUB的话，它根本识别不到

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