timing

zhpshang · 发表于 8 小时前

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做后端进行时序分析 scanclk reqiured time 一开始就有一个很大的时间请问这是为什么呢

5fang8 · 发表于 8 小时前

能不能把capture path也贴出来，看起来有可能是skew太大导致的

zhpshang · 发表于 7 小时前

5fang8 发表于 2025-5-13 10:33
能不能把capture path也贴出来，看起来有可能是skew太大导致的

万分感谢，我这两个版本rtl，func的时钟架构切换，由原来的组合逻辑硬切改为了无毛刺切换（用寄存器实现），其他的基本没改什么，scan sdc也没有动分析就出现这个问题了

kakishiro · 发表于 7 小时前

zhpshang 发表于 2025-5-13 11:24
万分感谢，我这两个版本rtl，func的时钟架构切换，由原来的组合逻辑硬切改为了无毛刺切换（用寄存器实现 ...

这个latch cell delay太大了吧

zhpshang · 发表于 7 小时前

kakishiro 发表于 2025-5-13 11:38
这个latch cell delay太大了吧

您好我查了一下库和网表这个cell是dc综合工具自动插的icg 延时理论上应该没那么大，想请问一下出现这种延时间大的原因是什么呢

kakishiro · 发表于 7 小时前

zhpshang 发表于 2025-5-13 11:48
您好我查了一下库和网表这个cell是dc综合工具自动插的icg 延时理论上应该没那么大，想请问一下出现这 ...

看input transition和output load异常的原因

布线工具人 · 发表于 5 小时前

本帖最后由布线工具人于 2025-5-13 13:35 编辑

确认下这个clk_25这里的10ns的delay怎么来的吧.....

5fang8 · 发表于 5 小时前

zhpshang 发表于 2025-5-13 11:24
万分感谢，我这两个版本rtl，func的时钟架构切换，由原来的组合逻辑硬切改为了无毛刺切换（用寄存器实现 ...

这里主要的问题是icg的delay过大导致较大的skew。

这个icg的delay大的有点夸张，可以试试
1. 看看这个icg的输入pin在innovus里是不是连接特别长的线导致过大的tran和cap
2. 打开这icg的lib查表看看这个icg是不是本身的delay就特别大。如果是可是在综合阶段选用别的icg类型代替/或者直接在innovus place阶段替换再cts试试

zhpshang · 发表于 4 小时前

5fang8 发表于 2025-5-13 13:35
这里主要的问题是icg的delay过大导致较大的skew。

这个icg的delay大的有点夸张，可以试试

您好已经查了LIB 这个ICG本身DELAY是不大的那应该是走线问题

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