请教vc_spyglass中关于异步时钟的cdc_path的问题

goaheadxxt

各位大佬：

我是用vc_spyglass软件执行cdc的时候，约束和设计大致如下：


我简化了一些设计，实际设计中Clk1和Clk2后面都有驱动的逻辑，然后再做了这个mux，mux后面也驱动了逻辑。
在cdc检查的时候，这个mux后面的逻辑，工具会分别用Clk1和Clk2去分析cdc path，这些path其实是不需要去分析的。

在spyglass中，可以用“set_case_analysis -name Mux/S -value {0 1}”来设置。
在vc_spyglass中，set_case_analysis命令只能设1个值，无法起到和spyglass中相同的效果。我没有找到太好的方法来让工具不分析这些path。
还有一种办法是改时钟约束，在Mux/Z上create_generated_clock，然后设成physically_exculsive，但是这个要改约束，而这约束目前是后端直接用的，我希望后端约束和cdc约束基本一致，不希望约束有时钟定义和时钟关系上的改动。

puxiancheng

改了时钟约束。后端用改之后的约束也没问题啊。

goaheadxxt

图片不知为啥没了，重新传一下

goaheadxxt

puxiancheng 发表于 2025-4-9 15:15
改了时钟约束。后端用改之后的约束也没问题啊。

这个问题很多，总共要增加100多个clk定义，担心改错。本来创建一个时钟，然后设置它和其他时钟都是异步就行了，非常简单。新的写法要多创建时钟，然后设置新增的时钟和原时钟同步，新增的时钟之间是互斥，新增的时钟和其他时钟是异步，麻烦很多，而且容易错。
所以如果只是为了解决这个问题，不会改约束。

puxiancheng

goaheadxxt 发表于 2025-4-9 15:49
这个问题很多，总共要增加100多个clk定义，担心改错。本来创建一个时钟，然后设置它和其他时钟都是异步就 ...

你说的问题，只是说改约束麻烦，且可能改错的问题。如果改约束没有改错，后端用你改之后的约束没啥问题啊。

teleagle

这个问题，最好从设计框架开始考虑，结合异步电路的思想，设计延时不敏感电路，尽量减少约束，甚至不需要约束