【SAR ADC】【刘纯成论文复现】异步SAR环路控制中CLKC时序问题

silicon_monkey · 发表于 2025-3-29 17:23:57

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

本帖最后由 silicon_monkey 于 2025-3-29 17:25 编辑

请问各位大哥，我在用smic18实现Liu的monotonic方法，各个子模块都分别验证过，加在一起出现了问题：比较器两个值NAND后只能出现3个VALID信号脉冲，相应的异步SAR生成的CLKC也只有3个脉冲。通过trans仿真调出每个net的波形，猜测应该是环路控制时序除了问题，但是不知道如何修改，请各位前辈们指点迷津！

silicon_monkey · 发表于 2025-3-29 17:25:46

顶顶

silicon_monkey · 发表于 2025-3-29 17:27:53

谢谢

alex_zheng · 发表于前天 11:01

问题解决了吗降低时钟频率试试呗你的比较器速度就这么快，所以只能有三个

alex_zheng · 发表于前天 11:03

两种解决办法，一是时钟频率降低，valid自然就多了，两个一个延时设置小一点，但是这样的话会导致电容的转换时间被压缩，动态调整

LyuChipo · 发表于前天 15:35

alex_zheng 发表于 2025-9-11 11:03
两种解决办法，一是时钟频率降低，valid自然就多了，两个一个延时设置小一点，但是这样的话会导致电容的转 ...

大佬，我在工艺角仿真时会出现楼主同样的情况（SS 高温条件下），也就是比较器VALID周期减少，比较时间被延长，请问除了在时钟频率上做文章，还有其他的优化方向吗，还请不吝赐教

LyuChipo · 发表于前天 15:36

楼主还可以把比较器输出端的数字逻辑门尺寸再降降，这个电容也会影响速度，本质上是比较器速度问题

alex_zheng · 发表于前天 16:08

LyuChipo 发表于 2025-9-11 15:35
大佬，我在工艺角仿真时会出现楼主同样的情况（SS 高温条件下），也就是比较器VALID周期减少，比较时间被 ...

工艺因素不可避免，所以在设计的时候，就要留有裕度，一般valid会多留一到两个的比较时间

账号		自动登录	找回密码
密码			注册

【SAR ADC】【刘纯成论文复现】异步SAR环路控制中CLKC时序问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

点评

浏览过的版块

站长推荐 /1