ISE 输入输出信号和内部时钟的约束

zhanpao

程序中使用了dcm对时钟进行倍频，并作为系统时钟。

我在ise的时序约束时，对输入输出信号约束，但在ISE自带的约束窗口里，发现约束时钟只能选择输入时钟，无法选择倍频的系统时钟，最后报告里是要减去clkin -> sys_clk这部分时钟延迟，导致违例。

报告里非输入输出信号的约束信号是归类在系统时钟下的，所以没有时钟延迟的负担。

我个人理解信号应该是相对系统时钟作约束，但在ise的自带系统里默认只有输入时钟，dcm输出时钟是不显示的，所以只能针对输入时钟约束。
类似的还有时钟切换模块，输出信号的约束结果也是要减去 fpga输入时钟 -> 切换后时钟 模块的时钟延迟，这也会导致违例。

想问问如何处理？初步怀疑是系统时钟给优化掉了，找不到名字

zhanpao

这边更新一下解决情况，因为板子还没画完，以下内容都是基于ISE 14.7环境下设置的。

题中在ise情况下无解，只能对输入时钟进行约束，对于源同步时钟没有很好的方式去约束。但在输出约束时可以使用REFERENCE_PIN，在时序报告会给出一列计算所有data与输出clk的时钟偏移，现在data跟clk的数据偏移在0.06ns范围前后波动，具体实现还要等板子回来测试。大概率要调整clk和data的相位关系。

还有fpga内部的时序分析也要通过，至于怎么解决方法很多，就不列举了。