省电要减少寄存器的反转，那wire的翻转呢？？

scutlee

省电要减少寄存器的反转，那wire的翻转呢？？

nullbeer

省电问啥要减少寄存器的反转，你要明白这个问题:
电路主要由三极管/电阻/电容组成，那我们逻辑电路中最常用的便是三极管，三极管的功耗由动态和静态两部分组成，动态功耗就是由于三极管翻转导致电子移动而引起来的功耗；而静态功耗是三极管关不住电流，而导致电流偷偷的移动而产生的功耗;所谓的减少翻转，并不是一定要减少寄存器的翻转，而是要减少三极管的翻转;
但是在verilog中能够引起翻转的就是reg类型的变量，而wire类型变量根本不会驱动翻转，你想想除了纯组合逻辑电路，一个带有时序的电路如果所有寄存器都不翻转，那基本上都没有运行；
但没有必要纠结问啥要减少reg而不是wire这种问题，减少三极管和翻转次数才是根本原因;省电就要减少翻转次数，例如降低时钟频率，或者优化逻辑来减少三极管，亦或是使用更小尺寸的三极管，来减少翻转引起来的动态功耗;当然，好像目前出现了晶体管尺寸太小了，关不住电流，导致静态功耗逐渐在更小工艺下逐渐成为了功耗的主要原因；

scutlee

nullbeer 发表于 2025-3-13 09:09
省电问啥要减少寄存器的反转，你要明白这个问题:
电路主要由三极管/电阻/电容组成，那我们逻辑电路中最常用 ...

不是cmos管？我是觉得wire变量翻转也会让cmos管充电放电。

hollyz

减少信号的翻转能节省动态功耗，无论是wire类型的信号还是reg类型的信号，但一般来说design中组合逻辑输入组合逻辑输出的path毕竟是很少的，大多数path的源头都是寄存器输出，那么减少基础器的翻转，从这个寄存器开始的整条路径的翻转就会减少从而减少动态功耗

ilmkduse

说wire就比较奇怪...
因为wire和reg里都可以加组合逻辑，而且最终也不是看这个具体设置的变量的翻转情况，加的逻辑会优化后变成门，每个门的翻转都会有功耗。得看最终优化完的各条电路上翻转少。
所以你说wire，可能还是说组合逻辑会更合适？
如果说组合逻辑翻转少功耗会低，那当然也对了。

如果在考虑取舍，是时序多翻还是组合多翻的情况下，时序翻转自然会带来它驱动的所有组合逻辑翻转。当然还是减少时序的翻转好。