理想SAR ADC仿真输出FFT问题

Yuki_IC

uupp123 发表于 2025-3-9 15:24
10 bits binary output 应该要有D0~D9，monotonic 的切换方式比起conventional的方式可以少一个电容，但 ...

嗯嗯，这个是不是意味最后一次比较得到的数字码不会回到CDAC改变电容的电压，而是直接输出呢？我刚才把端口加上去了，仿了较短时间的波形，从输出的样子看感觉位数还是不太理想，检查了一下比较的次数是十次没问题，这样子可能是哪里的原因呢

uupp123

没错最后一次比较得到的数字码不会回到CDAC改变电容的电压，比较十次，CDAC电容只有切换9次。话说你的D0是对应MSB还是LSB呢 ?

Yuki_IC

uupp123 发表于 2025-3-9 15:49
没错最后一次比较得到的数字码不会回到CDAC改变电容的电压，比较十次，CDAC电容只有切换9次。话说你的D0是 ...

我这边的D0对应的是MSB，我后面重新跑了一次仿真，把采样频率降低到了50MHz，ENOB倒是有9.44了，在理想模块里面我设置的延迟应该还是比较合理的，采样是200MHz的时候也能正常工作，为什么参数会差别这么多呢

uupp123

Yuki_IC 发表于 2025-3-9 17:11
我这边的D0对应的是MSB，我后面重新跑了一次仿真，把采样频率降低到了50MHz，ENOB倒是有9.44了，在理想模 ...

你的前端sample and hold电路有测过enob吗？如果S&H的enob不够高会影响最终ADC输出的解析度

Yuki_IC

uupp123 发表于 2025-3-9 17:49
你的前端sample and hold电路有测过enob吗？如果S&H的enob不够高会影响最终ADC输出的解析度 ...

这个是没有的，我这边的S/H是开关加上cdac，要对他采样的信号进行检测吗

uupp123

Yuki_IC 发表于 2025-3-9 18:45
这个是没有的，我这边的S/H是开关加上cdac，要对他采样的信号进行检测吗
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对，S&H 通常是bootstrapped switch，对于10 bits的ADC来说，这里的enob至少要12,13 bits以上甚至越高越好。
200MHz时有可能S&H无法正常运作，还没解码的讯号就有失真了。

Yuki_IC

uupp123 发表于 2025-3-9 19:27
对，S&H 通常是bootstrapped switch，对于10 bits的ADC来说，这里的enob至少要12,13 bits以上甚至越高越 ...

嗯嗯，不过我这边的开关暂时是用的理想的用了库里面的理想开关switch做的，感觉不应该会有很大的非理想因素

uupp123

Yuki_IC 发表于 2025-3-9 19:37
嗯嗯，不过我这边的开关暂时是用的理想的用了库里面的理想开关switch做的，感觉不应该会有很大的非理 ...

那你的CDAC大小是几F呢？有确定CDAC采样到的信号(top plate电压)是正确的吗？

Yuki_IC

uupp123 发表于 2025-3-9 19:44
那你的CDAC大小是几F呢？有确定CDAC采样到的信号(top plate电压)是正确的吗？

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CDAC的单位电容我给的是1fF，采样的电压感觉应该没问题，clks为高的时候开关闭合进行采样，然后clks为低电平的时候进行转换（就是绿色波形那些有小波动的地方）

uupp123

Yuki_IC 发表于 2025-3-9 20:28
CDAC的单位电容我给的是1fF，采样的电压感觉应该没问题，clks为高的时候开关闭合进行采样，然后clks为低 ...

这是50MHz下的对吗？在200MHz下的波形也是如此吗？