数控延迟线layout出来性能变差很多

tanborui123

项目做的一个8位的数控延迟线，结构上是8个delaycell串联，8位控制字dcw<7:0>分为5+3，每个cell的高位二进制电容都被5位dcw<7:3>控制，4个cell的低位单个电容被dcw<2>控制，2个cell被dcw<1>控制,一个被dcw<0>控制，最后一个低位电容tie low。每个cell就是两级反相器，中间是NMOS开关和电容。


从前仿真上看，DNL并不大，INL有时候接近一个LSB吧，后仿结果就很差了，DNL每间隔32个控制字就会出现一次较大的值，从127到128切换时，DNL尤其大，最终导致INL超过3个LSB。开关电容的匹配方式是传统的共质心：
                                                                  AAAABBCDECBBAAAA
                                                                  AAAABBCDFCBBAAAA
QRC提取rc，或者只提c仿真结果几乎没差别，8个delaycell的摆放是：
                                                                  DUMMY <2><1><  0 ><1><2>DUMMY
                                                                  DUMMY <2><1><TIE><1><2>DUMMY
有没有成功做过数控延迟线的前辈讲一讲layout上到底该怎么做呢？
                                                            

tanborui123

刚刚跑了一下r only的情况，结果居然是变得和前仿真差不多了，但是我之前已经反标了很多电容了，包括有delaycell之间连线上的总的电容，每个delaycell中两个反相器相连的线的电容，都带上了跑前仿真的情况下，结果和不带的时候也没什么差别，只能是其他地方的电容了

knowworlds

走线寄生有仔细看过嘛？我理解要保证走线寄生电容也要类似二进制一样。如果settle允许的话，你连到DAC电容阵列的线要用和旁边寄生最小的画法，这样能保证寄生只由电容阵列产生，这样比较容易做到成比例。如果这样很难做到，就考虑自己custom走线，保证寄生成比例吧。和ADC里面CDAC一样的道理。看起来是由于你layout 寄生C导致的寄生Cap不成比例。

tanborui123

knowworlds 发表于 2025-3-5 09:27
走线寄生有仔细看过嘛？我理解要保证走线寄生电容也要类似二进制一样。如果settle允许的话，你连到DAC电容 ...

应该就是这个原因跑不了了，昨天把所有DAC的C的寄生都看了一下，16x那一路的cap的寄生和其他的明显不同

tanborui123

后来又修改了几次，能得出的结论是首先dummy开关电容的接法影响居然非常大，如果是传统的全接地，仿真出来的线性度几乎是没有，直接出现非单调了。然后把dummy开关电容tie low了，之前的现象就消失了，二进制的每一路中的的单位电容的寄生都差不多大了，按道理这样已经保证了二进制的比例，但是仿真上显示DNL,INL还是比前仿差很多，因为DNL总是会在某些code处出现比较大的值，导致INL也会同时跳变比较大的值，这个现象我只能认为是coupled的电容带来的，因为后仿真去掉coupled电容的话，线性度就很好了。之后我尝试过增大单位电容，线性度没有任何改变，说明不是电容的大小影响了匹配，实在是不知道要怎么匹配了，难道一维的匹配阵列都不够用吗？画成二维走线会不会太困难了

zhengzih

学到了，第一个现象我之前做CDAC电容的时候也有遇到过，第二点或许可以考虑一下是否是开关之间顺序不一致导致漏电