除频电路时序问题

xueyou9469

如图所示，用D触发器除频。因为CK到QB本身寄存器有延时，那么这个hold time应该是天生的。什么情况下这个电路会产生竞争冒险呢？实测经过LAYOUT后出现不规则逻辑

castrader

版图布线后每个DFF的ck连线出现延迟，就会发生。
想解决也很容易，不要直接连接QB和D，在之间插两个反相器就行了。