除频电路时序问题

xueyou9469 · 发表于 2025-3-4 14:41:58

如图所示，用D触发器除频。因为CK到QB本身寄存器有延时，那么这个hold time应该是天生的。什么情况下这个电路会产生竞争冒险呢？实测经过LAYOUT后出现不规则逻辑

castrader · 发表于 2025-3-5 08:08:00

版图布线后每个DFF的ck连线出现延迟，就会发生。
想解决也很容易，不要直接连接QB和D，在之间插两个反相器就行了。

homerican · 发表于 2025-7-13 17:28:09

你想做的應該是 ripple counter，你不能用Ｑ接到Ｄ，這樣會有 hold time 問題，必須使 flip-flop inputs 是固定的值，如下圖是使用ＪＫ flip-flop

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