除频电路时序问题

xueyou9469

如图所示，用D触发器除频。因为CK到QB本身寄存器有延时，那么这个hold time应该是天生的。什么情况下这个电路会产生竞争冒险呢？实测经过LAYOUT后出现不规则逻辑

castrader

版图布线后每个DFF的ck连线出现延迟，就会发生。
想解决也很容易，不要直接连接QB和D，在之间插两个反相器就行了。

homerican

你想做的應該是 ripple counter，你不能用 Ｑ 接到 Ｄ，這樣會有 hold time 問題，必須使 flip-flop inputs 是固定的值，如下圖是使用 ＪＫ flip-flop

                               
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kilua516

这个计数器如果不加任何buffer的话，一定会出现最低bit先变化，高bit后变化的问题。
如果直接用这个计数器的值去做一些控制是一定会出问题的。
解决办法通常有两个
1.如果你对各bit的同步要求比较高，那么在每个DFF的Q端再接一个DFF的D端（根据实际hold time的情况，可能需要加buffer），用主时钟打一拍再使用，这样就可以保证经过一级DFF后，信号的所有bit都是基本对齐的（实际能对多齐取决于你的时钟拉到各个DFF的延时，以及实际加工时的偏差），这样有个限制条件是，主时钟周期不能小于从第一级时钟到最后一级Q端变化的总延时，即一定要保证前一个时钟产生后，所有bit的变化都完成了，下一个时钟才能来。
2.如果只是要求各bit对齐到差不多就可以，那么可以不直接使用DFF的输出，而是在每个DFF的输出端加buffer，通过buffer把各bit对齐后再使用，这样的好处是对主时钟周期的限制更松，追求更高频率的话可以采用这个方法，坏处就是不容易对得很齐，尤其是低位，由于加的buffer最多，所以受pvt的影响也最大，实际延时的不确定性也最大，对版图的要求也比较高。