怎么去掉下面的ERC警告？

yyds760152

在跑LVS验证时，出现“ERC.17: NSD__NW_LV not connected to POWER”，
出现这种情况的原因：我在top电路中只有一个电源VDD的PIN，但是在内部电路有多个二级电源VDD1、VDD2、VDD3，而这些二级电源都没有在top电路引PIN出来，所以会出现上面这一条警告。（内部二级电源太多，不想在电路top上加ＰＩＮ）
版图已经确认连接无误，应该怎么在验证工具添加限制条件消除掉这条警告？或者该怎么修改设计规则文件？只要确保ＮＷ中的Ｎ＋ｔａｐ接到内部二级电源能认出来就行。（不能直接关掉ＥＲＣ检查）
求解各位大佬。

muyi070

waive

ljy5230

LVS POWER NETS里面加上二级V电源

demonhunter

存在ESD风险。让电路设计师串一个Poly电阻。

acrofoxAgain

增加一个（或几个）text层，用于版图中标识那些二级电源，但是这些新增的text层不作为port layer text层，这样原理图中并不需要增加pin。

doghead

如果你二级电路的ERC都过了，那你top的VDD连上VDD123的话应该是不会报ERC的

imuzhizi

在power设定里把二级电源的net名加上，让lvs知道这是power应该就没了

yyds760152

imuzhizi 发表于 2025-3-4 14:39
在power设定里把二级电源的net名加上，让lvs知道这是power应该就没了

之前试过了，不起作用，现在又试了一次，也是一样，我试验了一下，好像这里加的电源地只适用于top中有引出PIN的，内部二级电源无效，不识别。

yyds760152

acrofoxAgain 发表于 2025-3-4 13:40
增加一个（或几个）text层，用于版图中标识那些二级电源，但是这些新增的text层不作为port layer text层， ...

这个可行，就多报几个net错误，ERC确实少了

yyds760152

doghead 发表于 2025-3-4 13:43
如果你二级电路的ERC都过了，那你top的VDD连上VDD123的话应该是不会报ERC的

不是的，top电路只有一个VDD，然后VDD进入一个模块升降压再变为几个VDD123，这些VDD123才去到其它二级电路，单做二级电路的lvs肯定是没erc的，在top电路做就会报ERC