Cadence比较器中预放大器设计和输入噪声的问题

FlowCab

本人小白，我最近在学习集成电路设计和仿真，试着在Cadence Virtuoso上设计一个低噪声的预放大器级联StrongARM锁存器的比较器，软件版本为IC617，工艺库是smic18mmrf。我在用ADE L仿真的时候碰到了一个弄不懂的情况。


我在论文【DOI: 10.1109/JSSC.2019.2960485】里看到，输入管的gm/Id越大，等效输入噪声越小。文章里引入了尾存储电容，除了减少功耗外，也通过降低预放大器输入对管的Vgs，来提高gm/Id，降低输入噪声。
没有引入尾存储电容：

引入尾存储电容：

我自己做的预放大器电路原理图有点不一样，PM46、PM47用来给输出节点充电，PM38-PM41是交叉耦合负载。我发现在引入尾存储电容后，CLK高电平的时候输入对管的gm/Id确实是增加了，但是我不明白为什么比较器整体的输入噪声反而增大（预放大器的两个输入是相差很小的直流信号，pss+pac+pnoise仿真求解得到的输入噪声和用瞬态仿真统计得到的一样）。

这个问题困扰我好几天了，想在这里向大家请教一下，希望有人能够给一些指导，十分感谢。