FPGA实现大量单精度浮点计算资源不够怎么办？

HardLife

FPGA现在需要实现大量的单精度浮点运算（加，减，乘，乘加），目前采用xcvu37p，使用xilinx 浮点计算IP核，消耗的资源CLB 50左右，约占0.03%。因为需要使用大量的单精度浮点运算所以想着还有没有使用资源更少的方法，延时大一些没有关系。

ilmkduse

我说说想法哈，
既然是怕资源量不够用，那么如果有多块FPGA的话可以考虑把设计切开，能不能放到两块上面，用自定义pin连接过去。
或者是动下设计，可不可以做成复用的？
浮点计算IP没有用过，不知道可不可以关闭一些用不到的设计来节省空间。

HardLife

ilmkduse 发表于 2025-2-25 14:02
我说说想法哈，
既然是怕资源量不够用，那么如果有多块FPGA的话可以考虑把设计切开，能不能放到两块上面， ...

因为涉及大量FP32计算（单精度浮点计算），一块板子还挺贵，考虑成本问题，只能通过优化逻辑，因为在FP32这块计算上是一直跑满的，一直在工作，我们也尝试很多方法，只提高计算这块的时钟频率但仍然不满足计算需求，所以就想着能否减少FP32计算本身的资源（因为FP32计算确实消耗的资源蛮多）以把节省下来的资源往更多并行化方面去做，提高计算能力。

liuguangxi

FPGA就不适合实现大量单精度浮点计算，逻辑资源多，主频也上不去。
使用GPU计算才是未来。

Kingdoms_Guo

如果延时不敏感，就串行输入数据，用少量的运算单元反复算。

HardLife

liuguangxi 发表于 2025-2-25 16:34
FPGA就不适合实现大量单精度浮点计算，逻辑资源多，主频也上不去。
使用GPU计算才是未来。
...

AMD的Versal系列FPGA有DSPFP32，可以计算单精度浮点，GPU不会

HardLife

Kingdoms_Guo 发表于 2025-2-25 17:40
如果延时不敏感，就串行输入数据，用少量的运算单元反复算。

单次计算延时可以长一点，十几个时钟周期都可以接受，但我是大量数据要进行计算，能在仅有资源上并行起来去计算时间上不够。